攒台量子计算机，到底是上风冷好还是上水冷好？

十大品牌 2025年10月19日 02:15 0 aa

对电脑有一定了解的读者朋友一定知道，攒机的时候，除了 CPU、主板、内存等等的硬件，还有个系统也非常重要，那就是“散热”，无论是风冷还是水冷，必须把各种元件尤其是 CPU 和显卡产生的热量带走，才能让设备稳定发挥出应有的性能。

笔记本电脑发热。图片来源： AI 生成

而“量子计算机”有没有这样的系统呢？答案当然是有，而且要求远比普通计算机严苛，不仅如此，量子计算机还需要配备一些普通计算机上并不存在的系统，才能正常运行，接下来我们就一起看看吧。

制冷系统

以超导量子计算机为例，由于超导量子比特的能级差非常微小，量子态极易受到外界环境的扰动而退相干。目前已知的主要干扰因素包括：

·被动热源：量子比特虽然在接近绝对零度的环境里，但它必须通过导线和室温的电子设备相连。导线就像一根“热桥”，会把高温环境的热量带到低温区。

·主动热源：操控量子比特需要发射微波脉冲，脉冲会沿着导线传输。在传输和衰减的过程中，总会有能量转化为热量，积累起来就会加热环境。

·热辐射：即使导线和材料都隔离处理过，量子芯片和外界之间仍然存在电磁辐射耦合，高温的环境会向低温的芯片“辐射热量”。

图1量子比特的三大热干扰源

为了尽量隔绝这些影响，现行做法是：

·选用热导率、电导率合适的材料制作导线；

·在信号路径中加入滤波器和衰减器，削弱非必要频段以及控制信号传输所逸散的能量；

·使用稀释制冷机进行分级降温（不是直接从室温降到 10 mK，而是依次经过室温→50 K→4 K→1 K→100 mK→10 mK），逐步屏蔽热源。

图2稀释制冷机分级降温系统

稀释制冷机分级降温系统, 分级降温的作用有很多。首先，每一级温度平台都起到热缓冲作用，逐步隔离高温环境的热负载。而滤波器可以过滤掉不必要的频率成分，减少噪声干扰。衰减器除了能降低信号强度，还可以吸收多余能量，防止加热低温区。而热屏蔽层能阻挡上级的热辐射，保护下级的低温环境。

这种方式目前大致可以支撑数百个物理量子比特。但如果要构建百万级量子比特（比如由数千片、每片数千比特的chiplet组成），问题就显现出来了：每个量子比特都需要对应的导线、衰减器、滤波器，数量会随比特数近似线性增加。

虽然单根导线的热泄漏量不大，但当导线、滤波器数量扩展到百万量级时，累积的热负载将远远超过制冷机的极限。当然，应对这一挑战，除了需要研发功率更大的稀释制冷机外，也需要探索如何利用多路复用技术、低温 CMOS 电路以及低温超导电子学来降低布线与能耗开销。

总之，现有稀释制冷机的制冷功率和物理空间都严重不足。要支撑百万比特的系统，制冷机的功率至少需要提升百万倍以上。但这种超大功率、超大体积的稀释制冷机目前还不存在。

图3从百比特到百万比特，制冷系统的扩展性挑战

如果采用chiplet设计 +低温片间互联的方案，那么制冷系统就是一道必须跨越的工程大关，所需的研发投入极为庞大（很可能在数十亿美元量级）。

量子比特控制系统

如前文所述，每个超导量子比特都需要用微波信号来进行控制，并且不同的比特必须分配到不同的控制频率。随着量子比特数量从数百扩展到数百万，控制系统会面临几个明显的挑战：

·频率拥挤：微波的频谱范围是有限的，比特数增加后，频率间隔被迫减小。相邻频率太接近时，控制信号可能互相干扰，造成串扰问题。

图4 相邻频率太接近时，控制信号可能互相干扰，造成串扰问题。

·精度要求提高：频带变窄意味着控制信号必须更加稳定，否则会“溢出”到相邻比特。对频率稳定度和相位噪声的要求变得更严格。

图5 频带变窄后，对控制信号的频率稳定度和相位噪声要求大幅提高微小的频率漂移都可能造成信号溢出到相邻量子比特

·控制复杂度飙升：每个量子比特都需要独立的脉冲控制（幅度、相位、时序）。如果有百万个量子比特，就意味着要有百万个独立控制通道。目前一个通道的硬件成本大约在 10 万元/个，长远目标是降到 1000 元/个，否则成本无法承受。

图6 如果有百万个量子比特，就意味着要有百万个独立控制通道

这些问题本质上都是工程瓶颈。在小规模系统里已经显现，规模扩大后复杂度呈现线性增长。

不过，这一方向的挑战相比其他问题而言，业界普遍认为相对乐观，原因主要有：

·频率拥挤的规律：实验表明，在几十比特范围内（大约 60 比特以内），频率分配的复杂度增加较快，但随着比特数进一步增加，可以通过巧妙的频率复用和比特布局，使复杂度趋于可控。因此“频率拥挤”并不一定是无法跨越的硬障碍。

·门精度要求有限：量子计算并不要求无限精度，只要双比特门的保真度能稳定在 99.99% 左右，就足以支撑量子纠错。虽然对控制系统的噪声要求仍然很高，但这是现有半导技术可以实现的。只是目前能实现这种精度的高速数模转换器（DAC）成本过高，未来是否能够依靠大规模制造降低成本仍待验证。

·硬件成本优化的可能性：目前控制使用的是超导同轴线缆、转接头、衰减器和滤波器，这些器件成本高、体积大。一个潜在方向是借鉴半导体产业的柔性基板工艺，直接在低成本材料上批量制造集成化的低温布线，从而显著降低成本和体积。

控制系统就是另一道必须跨越的工程瓶颈：百万量级量子比特需要百万独立控制通道，频率分配、信号精度和成本压降都是关键难点，虽然相对其他方面的问题更加乐观，但依然需要长期的工程投入与技术迭代。

纠错系统

要让量子比特和门保真度满足完成像分解 RSA 这样的大规模计算的要求，就必须依靠量子纠错：用上千个物理比特来构成 1个逻辑比特。

量子纠错的理论框架已经成熟，能够显著提升逻辑比特的相干时间和门保真度。例如谷歌在Willow 项目中，就展示了通过纠错方法获得更稳定的逻辑比特。

在 Willow 处理器中，一个逻辑量子比特并不是由单个物理比特直接表示，而是由一个二维物理比特阵列共同编码。阵列中包含两类比特：

·数据比特：用于承载逻辑量子态；

·辅助比特：通过周期性操作来检测数据比特之间是否出现了错误。

这些辅助比特的测量结果不会直接揭示逻辑态本身，但能反映出系统中是否发生了位翻转或相位翻转等错误。结合解码算法，系统可以判断错误发生的位置并进行修正。

在 Willow 的实验中，研究人员首次在硬件上验证了这样一个关键特性：当物理比特的误差率降低到阈值以下时，只要工程上允许，理论上可以通过持续增加编码规模来持续延长逻辑量子比特的有效相干时间，并持续提高逻辑门的保真度。换句话说，相干时间和门保真度的最终限制主要来源于工程资源，而非基本物理定律。

图7多个易受干扰的物理比特可以构成一个稳定的逻辑比特，理论上通过扩大用于纠错的物理量子比特的规模可以将相干时间延长到完成大规模量子计算所需的任意时长。

不过，在工程实现上，解码算法必须是实时的：如果错误累积过快，将超出可恢复范围。随着比特数量增加，纠错开销呈非线性增长，对经典硬件提出极高的算力和延迟要求。好在纠错计算本身可以高度并行，理论上可以通过增加算力（即“堆钱”）来缓解瓶颈。

挑战不仅在物理层面，还在于软硬件一体化工程：由于量子比特持续产生随机错误无法在运行前预知，电路必须根据现场检测到的错误信息动态调整后续操作。同时，纠错系统还要实现逻辑比特的实时调度与校准，并在极低延迟下完成并行解码。这些要求叠加在一起，使得容错量子计算不仅仅是一个硬件难题，还是一个规模极大、复杂度极高的系统工程。

图8量子纠错不仅是物理问题，更是极具挑战的系统工程：需要在微秒级时间内完成错误检测、并行解码和实时修正，算力需求随系统规模非线性增长，但可通过增加硬件资源（"堆钱"）来解决。

量子纠错系统就是最后一个必须跨越的门槛：它要求上千物理比特组成 1个逻辑比特，并依赖实时、并行的纠错与动态调度，这对软硬件一体化提出极高要求，是极具挑战性的系统工程。但整个过程没有无法解决的科学上的限制，更多是系统工程的挑战。

综上所述，要制造出高性能的量子比特计算机，除了量子芯片技术的突破，也离不开其他系统的支持。真正的难点在工程层面，包括冷却、控制、布线、能耗以及量子纠错的实时实现。随着规模扩展，这些问题会呈现非线性放大，尤其是串扰、纠错开销和能耗，但在一定规模后可通过模块化设计和片间互联让复杂性进入区域线性阶段。总体而言，虽然没有科学上的“死胡同”，但工程 gap 极大，需要长期积累和巨额投入。

策划制作

本文为科普中国·创作培育计划扶持作品

出品丨中国科协科普部

监制丨中国科学技术出版社有限公司、北京中科星河文化传媒有限公司

作者丨李冠成腾讯玄武实验室负责人

审核丨栾春阳国防科技大学理学院

策划丨张林林

责编丨丁崝

审校丨徐来、张林林